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79718bd2f6
commit
0ccef67d9a
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@ -276,93 +276,5 @@ begin
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end if;
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end process;
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---------------------------------
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----- SIM card emulation test ---
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---------------------------------
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--
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-- -- Bidir sinals routing
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-- gen_datalines: for i in 0 to 7 generate
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-- s_sim_data_i(i) <= sim_data_io(i);
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-- sim_data_io(i) <= '0' when s_sim_data_o(i) = '0' else 'Z';
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--
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-- s_mod_data_i(i) <= mod_data_io(i);
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-- mod_data_io(i) <= '0' when s_mod_data_o(i) = '0' else 'Z';
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--
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-- -- Debounce data lines
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-- mod_dat_i_debounce : debounce
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-- generic map (
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-- WAIT_CYCLES => DEBOUNCING_WAIT_CYCLES
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-- )
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-- port map (
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-- clk => clk25_i,
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||||
-- signal_in => s_mod_data_i(i),
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||||
-- signal_out => sdb_mod_data_i(i)
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||||
-- );
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||||
--
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||||
-- sim_dat_i_debounce : debounce
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||||
-- generic map (
|
||||
-- WAIT_CYCLES => DEBOUNCING_WAIT_CYCLES
|
||||
-- )
|
||||
-- port map (
|
||||
-- clk => clk25_i,
|
||||
-- signal_in => s_sim_data_i(i),
|
||||
-- signal_out => sdb_sim_data_i(i)
|
||||
-- );
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||||
--
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||||
-- end generate gen_datalines;
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--
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||||
-- -- Route one-way signals from mod to SIM
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||||
-- sim_pwron_o <= (others => '1');--mod_pwron_i;
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||||
-- sim_rst_o <= mod_rst_i;
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||||
-- sim_clk_o <= mod_clk_i;
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||||
-- mod_detect_o(3 downto 0) <= sim_detect_i(3 downto 0);
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--
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||||
-- ------------------
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||||
-- -- SIM repeater --
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-- ------------------
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||||
-- sims: for num in 0 to 7 generate
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||||
-- sim_rptr_proc: process(clk25_i) is
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-- begin
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||||
-- if s_rstn_i = '0' then
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||||
-- s_sim_data_o(num) <= '1';
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||||
-- s_mod_data_o(num) <= '1';
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||||
-- sdb_sim_data_prev(num) <= sdb_sim_data_i(num);
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||||
-- sdb_mod_data_prev(num) <= sdb_mod_data_i(num);
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||||
-- state(num) <= idle;
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||||
--
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||||
-- elsif (rising_edge(clk25_i)) then
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||||
-- sdb_sim_data_prev(num) <= sdb_sim_data_i(num);
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||||
-- sdb_mod_data_prev(num) <= sdb_mod_data_i(num);
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||||
--
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||||
-- case state(num) is
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||||
-- when idle =>
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||||
-- if (sdb_mod_data_prev(num) = '1' and sdb_mod_data_i(num) = '0') then
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||||
-- s_sim_data_o(num) <= '0';
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||||
-- state(num) <= mod_to_sim;
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||||
-- elsif (sdb_sim_data_prev(num) = '1' and sdb_sim_data_i(num) = '0') then
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||||
-- s_mod_data_o(num) <= '0';
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||||
-- state(num) <= sim_to_mod;
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||||
-- end if;
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||||
--
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||||
-- when mod_to_sim =>
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||||
-- if (sdb_mod_data_prev(num) = '0' and sdb_mod_data_i(num) = '1') then
|
||||
-- s_sim_data_o(num) <= '1';
|
||||
-- state(num) <= idle;
|
||||
-- end if;
|
||||
--
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||||
-- when sim_to_mod =>
|
||||
-- if (sdb_sim_data_prev(num) = '0' and sdb_sim_data_i(num) = '1') then
|
||||
-- s_mod_data_o(num) <= '1';
|
||||
-- state(num) <= idle;
|
||||
-- end if;
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||||
--
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||||
-- end case;
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--
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-- end if;
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-- end process;
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-- end generate sims;
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end architecture rtl;
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